Search:
DDR3信号の試験では非常に多様な計測 を行わなければならないだけでなく、非常に多数のサイクルに渡る信号を対象に しなければなりません。こうした大量の データ処理を短時間で行うことができる と、捕らえた測定値のワーストケースの信頼性が高くなります。多くの場合、QualiPHY-DDR3は、他の計測ソリューションが100個の計測を行う間に数千の計測を処理することができます。このことは、時間をかけて何度も繰り返し計測を行うのと同じ信頼性を1回の計測で 済んでしまうことを意味し、大きな省力化につながります。
QualiPHY-DDR3の"Stop on Test"機 能を使うと、各試験が終わる度に試験の 実行を中断します。その時点で、ソフトウェアが計測設定条件の保存を指示するので、設定条件を保存すれば、不良原因 を探るために、オシロスコープの解析機能を使って自由にデバッグすることがで きます。この機能にはSDA IIシリアル・ データ解析機能、EyeDoctor IIシグナ ル・インテグリティ・ツール、Wave Scan波形検索機能、ヒストグラムやトラ ックなどの統計解析機能などが利用でき ます。これらの解析機能を使うと、不良とその不良と相関のある現象を簡単に見つけることができます。デバッグ作業が 終了すると、”OK"ボタンを押すことで、試験の実行を継続して行うことができま す。
JEDEC仕様書によって規定された全てのクロック試験を実行し ます。試験の項目にはaverage clock period, absolute clock period, average high/low pulse width, absolute high/low pulse width, half period jitter, clock period jitter, cycle-to-cycle period jitter やcumulative error over n periodが含まれています。
ここで示した試験は、SRQ試験で、データ、ストローブおよび クロック信号のスリュー･レイトを計測します。2Mポイントの 信号が捕捉され、その中の全てのリード・バーストが特定され ます。その中で全ての立ち上がりエッジが計測されます。この例では9,000個以上のスリュー・レイトの計測が行われまし た。上の画面のように、ワーストケースの画面が表示されます。さらに”Stop on Test"機能を使って、原因を究明するさらな る解析を行うことができます。
ここで示した試験は、tDQSCK試験で、クロックからストロー ブ出力のアクセス・タイムを計測します。電気試験と同様に2Mポイントの信号捕捉を行い、リード・バーストが特定されます。その中の全てのストローブとクロックの時間差が計測され ます。この例では、10,000個のtDQSCKが計測されました。上の画面のように、ワーストケースの画面が表示されます。も う1本プローブを使って、不良原因と疑われる信号を捕捉するのもデバッグではよい方法です。
アイパターンは、シリアル・データ信号のデバッグにおいて非 常に強力なツールです。QualiPHY-DDR3では、アイパターンをリード・バースト、またはライト・バーストから描画するこ とができるので、データ信号にレシーバがエラーなく読み取れるのに必要なシグナル・インテグリティがあるかどうかを確認することができます。さらに、データ信号とストローブ信号のアイパターンを同じタイミングで表示させて、ストローブのタ イミングを検証することができます。
QualiPHYでは、多くのプリセットされたコンプライアンス試験項目のセットが用意されていますが、 新しく独自の試験項目のセットを作ることも、セットされた試験項目を制限することもできます。
グラフィカルな結線図は、その試験に必要な装置の接続などを指示します。
コンプライアンス・レポートは、計測された全ての値、 その試験の評価基準と、試験を実行したときの画面情報を含みます。 コンプライアンス・レポートは、HTML、PDFまたはXMLとして作成することができます。
QualiPHYは、高速シリアル・バスでコンプライアンス試験 を専門知識がなくとも、短時間で簡潔に実行できるように設 計されています。
tCH(avg), Average High Pulse Width tCL(avg), Average Low Pulse Width tJIT(duty), Half Period Jitter tCK(avg), Average Clock Period tJIT(per), Clock Period Jitter tJIT(cc), Cycle to Cycle Period Jitter tERR(n per), Cumulative Error tCK(abs), Absolute Clock Period tCH(abs), Absolute Clock High Pulse Width tCL(abs), Absolute Clock Low Pulse Width
Eye Diagram of Data and Strobe on Read Cycle Eye Diagram of Data and Strobe on Write Cycle
tDQSQ, DQS-DQ Skew for DQS and Associated DQ Signals tQH, DQ/DQS Output Hold Time From DQS tDQSS, DQS latching rising transitions to associated clock edge tDSS, DQS Falling Edge to CK Setup Time tDSH, DQS Falling Edge Hold Time from CK tDQSCK, DQS Output Access Time from CK/CK # tDS(base), DQ and DM Input Setup Time tDH(base), DQ and DM Input Hold Time
|
モデル名 |
帯域 |
最高サンプリング |
最大メモリ長 |
| WavePro 760Zi | 6GHz | 40GS/s | 256Mポイント |
| WaveMaster 806Zi/i808Zi/813Zi/816Zi | 6〜16GHz | 40GS/s | 512Mポイント |
| WaveMaster 820Zi/825Zi/830Zi | 20〜30GHz | 80GS/s | 512Mポイント |
| SDA 760Zi | 6GHz | 40GS/s | 256Mポイント |
| SDA 806Zi/i808Zi/813Zi/816Zi | 4〜30GHz | 80GS/s | 512Mポイント |
| SDA820Zi/825Zi/830Zi | 20〜30GHz | 80GS/s | 512Mポイント |
| DDA 760Zi | 6GHz | 40GS/s | 256Mポイント |
| DDA 816Zi/825Zi | 16〜25GHz | 80GS/s | 512Mポイント |
| 推奨アクセサリ | |
| WL-Plink | WaveLink ProLinkプローブ本体 |
| D610 | WaveLink 6 GHz、5Vp-p差動プローブ、 スモールチップ・モジュール |
| D620 | WaveLink 6 GHz、2.5Vp-p差動プローブ、 スモールチップ・モジュール |
| 関連資料 | ||
 |
QualiPHY-DDR3 (2010年1月発行) |
PDF File 330K |
